虽然基于硅的功率 MOSFET 在几十年里得到了优化，其电阻已经降低到可能的极限。然而，对于碳化硅 MOSFET来说，情况并非如此。在其商业化发布十年后，SiC 功率 MOSFET 制造商通常通过每个新器件的发布将比导通电阻降低 30%至 40%。，低导通电阻对于获得更小的芯片和器件至关重要，从而提高良率，最终提高利润。
本文基于 PGC Consultancy 进行的一项分析，考察了当今 650V 和 1200V SiC MOSFET，揭示了包括栅极氧化层可靠性优化等问题，这些可以有助于降低比导通电阻，从而降低 SiC 成本。
在之前的文章中，我们看到 Si MOSFET 在过去几年中不断改进，并且仍然表现出色。然而，硅已经接近其技术极限，无法进一步降低比导通电阻。因此，从单个晶圆上获得的芯片数量无法进一步增加。另一方面，SiC 提供了显著改进的空间，1200V 下的 RDS(on)比理论上可能的高出 14 倍以上（650V 下高出 33 倍以上），这为实现比同等额定硅基 IGBT 更低的开关和导通损耗提供了机会。
击穿电压考虑
通过比较不同商用 MOSFET 的性能，PGC 咨询公司发现，具有最低比导通电阻的顶级 650V MOSFET 实际上在 1250V 时击穿。同样，顶级 1200V MOSFET 在 1550V 时击穿，如图 1 所示的漏源电流与漏源电压曲线所示。这表明 SiC 器件的过度设计程度。为了提供背景信息，一个理想的 Si 器件设计会使其击穿电压略高于额定电压，并留有 50 至 100V 的余量。因此，目前市场上最先进的 SiC 器件具有比该电压等级严格要求高得多的漂移区电阻。
解释 SiC MOSFETs 被高估的主要原因在于栅极氧化层的可靠性。虽然 SiC 能够承受高临界电场，但栅极氧化层漏电（及其可靠性）与其承受的电场成正比。例如，如果一个 650 V 的器件在 700 V 时真的会击穿，那么栅极下的高电场会导致良率问题，在栅极应力烧毁认证期间会有高比例的器件失效。因此，为了承受更高电压而过度设计漂移区实际上是为了确保栅极可靠性而对 MOSFET 进行降额。
SiC MOSFET 的分割电阻
SiC MOSFET 的电阻由多种因素组合而成，如图 2 所示。在这些因素中，唯一随阻断电压变化的组件是漂移区电阻（RDr）。所有其他固定电阻组件应小于 RDr，从而允许器件位于理想的单极极限，就像 Si 器件一样。
最大的固定电阻包括高掺杂衬底（RSubs）、沟道电阻（RCh）以及 JFET 区域的电阻（RJFET）。此外，总电阻仅考虑器件的活性区域，因此不计入用于终端和刻线通道的 SiC 区域，即不承载任何电流的区域。
图 3 展示了 PGC 咨询如何模拟每个组件对确定 650V 和 1200V 额定器件的 SiC 特定导通电阻的影响。两种器件的主要区别在于漂移区，而其他组件的贡献基本上与电压无关。
在固定贡献因素中，沟道电阻最大。当硅和 SiC 被氧化时，它们都会产生二氧化硅（SiO2），这是 MOS 晶体管中使用的绝缘体。对于硅而言，这个过程会形成几乎完美且光滑的界面，不会阻碍电子通过。然而，当 SiC 被氧化时，一些碳会滞留在 SiO2/SiC 界面中，当电子通过它下方时会发生散射。因此，SiC 的沟道迁移率约为 20 至 30 cm2/V·s（与硅的 200 cm2/V·s 相比），因此，SiC 的沟道电阻比硅每单位长度高 10 倍。
衬底电阻来源于 SiC 的 N+起始衬底，其电阻率相对较高。通过减薄可以降低这种电阻，这一点可以从大多数芯片制造商在制造后都将 350-µm SiC 衬底的厚度减至 100–150 µm 这一事实得到证明。
在平面设计中，通过在栅极下方使用更高掺杂的区域（称为“电荷存储层”），可以降低 JFET 区域的电阻。在沟槽设计中，这种组件的贡献被消除。
SiC 限制
在上一篇文章中介绍的 SiC 单极极限图可以更新，添加了空心圆圈，这些是减去估计的封装电阻后对顶级 MOSFET 重新计算的结果，并且仅使用芯片的活性区域（见图 4）。
图 4 还添加了 SiC 沟道和衬底电阻的估计值，表示为与电压无关的水平线。“降额 SiC 单极限制”曲线表示为了确保栅氧化层可靠性而必须将 MOSFET 降额至其潜在电压额定值的 50%的影响。最后，虚线是固定电阻和降额漂移区的总和，显示了最先进的 SiC 技术。
解决栅氧化层问题是所有 SiC 芯片制造商的首要任务，因为它有助于降低沟道电阻和降额。同时，更薄的低电阻衬底将有助于进一步减少损耗。