什么是高压MOSFET ？

高压MOSFET 是 MOSFET 这个大家族中的一员，它继承了MOSFET的基本工作原理（通过电压控制电流），但为了适应高电压的应用场景（如电源适配器、基站、工业电机），在内部结构、工艺和材料上做了专门的增强设计。

打个比方来理解：

• MOSFET 就像“车”这个大的概念。
• 高压MOSFET 就是专门为了在高速公路上长途行驶而设计的“重型卡车”。
  • 它跟普通的“轿车”（低压MOSFET）一样，都有发动机、方向盘、轮子（都是晶体管，遵循MOSFET的基本工作原理）。
  • 但它为了能承受高压、跑长途、拉重货，它的车身结构（比如内部有耐压的漂移区）、底盘、散热系统（封装）都经过了特别的加固和优化。

什么是高压MOSFET

高压MOSFET 是指一类专门设计用于承受高电压的金属-氧化物-半导体场效应晶体管。

在电力电子和半导体领域，"高压"是一个相对的概念。通常，当我们谈论高压MOSFET 时，指的是那些击穿电压 V_(BR) 比较高的器件。

以下是关于高压MOSFET 的详细解释：

1. 电压范围划分

根据不同的应用场景，电压的划分标准略有不同，但一般来说，业内大致有这样的共识：

• 低压MOSFET：耐压 < 100V（如 30V， 60V， 用于手机充电、主板供电）。
• 中压MOSFET：耐压 100V ~ 200V（用于一些工业控制、汽车系统）。
• 高压MOSFET：耐压 > 200V 或 > 600V。
  • 常见的额定电压有 500V、600V、650V、800V 甚至 1200V。

• 超高压MOSFET：耐压 1200V 甚至 3000V+（用于用于电网、高铁）。

2. 核心特征

高压MOSFET 的核心特点不仅仅是"能承受高压"，它在设计和性能上有以下几个关键点：

• 低导通电阻（R_DS(on)）：虽然耐压很高，但在导通状态下，我们希望电阻越小越好，这样可以减少发热。高压MOSFET 需要在耐压和低电阻之间做平衡。
• 高速开关：能够快速地在导通和截止状态之间切换，这对于现代的高频电源转换至关重要。
• 大功率处理能力：通常封装较大（如 TO-220、TO-247），以便将高电压大电流产生的热量散发出去。

3. 它是如何工作的（结构简析）

为了承受高电压，高压MOSFET 在内部结构上做了特殊设计。主流的高压MOSFET 主要有两种结构：

1. VDMOS（垂直双扩散MOS）：
   • 这是最经典的高压结构。它采用垂直导电方式，源极（Source）在上方，漏极（Drain）在底部（通过背面引出）。
   • 这种结构让电流从"上"流到"下"，使得芯片面积得到更有效的利用，更容易承受高压。
2. Super Junction（超级结）：
   • 这是比较新一代的高压技术（如捷捷微电）。
   • 它在传统结构上增加了交替的P区和N区，就像一座"大厦"里的承重柱。这种设计可以在极低的导通电阻下实现极高的耐压，大大提高了效率。

4. 常见的应用场景

高压MOSFET 在生活中无处不在，凡是需要把"高电压"转换为"低电压"或进行大功率电源控制的地方，基本都有它的身影：

• 电源适配器：笔记本电脑的电源适配器、手机快充头里，通常有一颗 600V 或 650V 的高压MOSFET 负责开关。
• 电视/显示器电源：将家用交流电（220V）转换为内部电路需要的直流电。
• LED 照明驱动：为 LED 灯提供恒定的电流。
• 新能源汽车：车载充电机（OBC，即 On-Board Charger）和直流-直流转换器（DC-DC Converter）中，需要高压MOSFET 处理来自动力电池的高压电。
• 工业设备：电机驱动、逆变焊机、太阳能逆变器。

捷捷微电在高压MOSFET方面技术应用

JJM（捷捷微电）的高压MOSFET主要采用超级结（Super Junction）技术，这是其高压产品线的核心技术平台。同时，根据电压等级和应用场景的不同，JJM也采用了其他针对性的技术。

以下是详细的技术分类说明：

一、高压MOSFET（250V以上）核心技术：超级结（Super Junction）

对于600V/650V及以上的高压应用，JJM主要采用超级结（Super Junction）技术。这是现代高压MOSFET的主流技术，能够在高耐压下实现极低的导通电阻和低栅极电荷，从而显著降低功率损耗。

典型产品系列：

产品型号	电压	电流	导通电阻	技术类型	主要应用
JMH65R040PSFD	650V	53A	34mΩ	超级结 MOSFET	电信电源、PFC、LLC转换器
JMH65R070PCFD	650V	37A	60mΩ	超级结 MOSFET	SMPS、Flyback、ATX电源

技术特点：

• 同时实现高耐压（650V）和低导通电阻
• 低栅极电荷，开关速度快
• 适合高频应用（PFC、LLC拓扑）
• 100% UIS测试，确保雪崩耐量可靠性

二、中低压MOSFET（200V及以下）技术

在200V及以下的中低压领域，JJM主要采用屏蔽栅沟槽（Shielded Gate Trench，SGT）技术，这是其在中低压段的领先技术。

典型产品：

产品型号	电压	电流	导通电阻	技术类型	主要应用
JMSH1001PTLQ	100V	367A	1.1mΩ	SGT技术	DC-DC、BLDC电机、逆变器
JMSH1001N	100V	195A	2.0mΩ	-	UPS大功率应用
JMTS130N20S	200V	130A	7.0mΩ	-	UPS PFC级

SGT技术优势：

• 超低导通电阻（1.1mΩ级别）
• 极高电流能力（最高367A）
• 快速开关特性
• 适合汽车电子和工业自动化

三、技术布局总结

JJM的MOSFET技术覆盖以下四种类型：

技术类型	电压范围	典型应用
超级结（Super Junction）	高压（≥650V）	PFC、LLC、电信电源、充电桩
屏蔽栅沟槽（SGT）	中低压（≤200V）	汽车电子、DC-DC、电机驱动、UPS
沟槽型（Trench）	全电压范围	通用功率转换
平面型（Planar）	高压/高可靠性	对可靠性要求极高的场合

四、关于LDMOS的说明

LDMOS主要用于射频功率放大（如通信基站），而JJM的产品主要面向电源转换、工业控制、汽车电子等应用，因此主要采用更适合这些领域的超级结和SGT技术。

高压MOSFET原理

高压MOSFET有许多应用，包括功率IC、LCD显示驱动器和用于编程浮栅非易失性存储器的HV发生器。它们通常需要专门的工艺制造，并且通常与通用CMOS工艺不兼容。

本文节选引用翻译自：Non-logicDevicesin Logic Processes 4.3 章

1. 前言

许多电路可以从高电压中受益或只能在较高电压下工作。为了编程和擦除浮栅晶体管等非易失性存储器器件，通常需要超过 3.3 V 的电压。例如，使用 Fowler–Nordheim 隧穿来擦除具有 7 nm 厚隧穿氧化层的浮栅存储单元，需要大约 10 V 的电压。另一个例子是使用热载流子注入来编程 NOR 类型的闪存，其中在浮栅的漏极需要超过 5 V 的电压。

需要高压（HV）晶体管来处理这些电压的生成和切换。在所需的工作条件、电压和温度范围内具有可靠性的晶体管是所有高压电路的基本要素。高压器件用于高压系统的两个主要组件：

1. 电压发生器：能够接收核心或 I/O 电压并提升至所需电压。这类电路有充电泵、电压倍增器和电压发生器等不同名称。
2. 开关电路：将高压从电压发生器路由至使用地点。这类电路包括高压开关和行列解码器。

获得可在高于 I/O 电压下运行的设备有两种解决方案：

1. 通过增加额外的工艺步骤来构建具有较厚氧化层、轻掺杂源极和漏极以及能够承受所需高压的阱的自定义晶体管。这种方法通常会增加额外成本——包括开发成本和晶圆加工成本更高。此外，额外的工艺步骤通常会对其他器件的性能和整体晶圆良率产生负面影响。
2. 使用设计和布局解决方案来实现高压器件和电路，而不修改现有的逻辑过程，但会付出面积代价。

在本节中，我们只探讨第二种方法。正如第2章所述，MOSFET 在高压下运行的主要障碍是栅氧化层击穿和源极-漏极结击穿。

我们首先展示如何设计晶体管以避免氧化层击穿。栅氧化层击穿通常发生在约 15–20 MV/cm 的氧化层电场下。对于常见的栅氧化层，击穿通常发生在 10 V 以下的电压，例如，1.5 nm 氧化层约为 3 V，3 nm 氧化层约为 5 V（对于 1.8 V I/O），5 nm 氧化层约为 8 V（对于 2.5 V I/O），7 nm 氧化层约为 11 V（对于 3.3 V I/O）等。

一种使氧化层在更高电压下运行的方法是减少在目标电压下的工作时间。回想第2.4.3节，栅氧化层击穿电压与它在该电压下偏置的时间有关，这可以通过给定栅氧化层的时变介电击穿（TDDB）特性来测量。

因此，高压 FET 的设计师可以采用两种方法来解决氧化层击穿问题：

1. 通过分压器技术降低栅极氧化层所承受的电场。
2. 减少在最大应力下的所需时间或占空比。MOSFET 用于高压操作的时间通常取决于应用。例如，嵌入式 NVM 的编程电路需要高压晶体管。如果 NVM 的规格为 1,000,000 次编程操作，且每次操作只需 5 ms 完成，那么高压晶体管的氧化层在所需电压下可能只需 5 s 的寿命。

源极-漏极结击穿通常发生在约 5–7 V。因此，它们不能用于超过~7 V 的高压操作。然而，对于基于 p 衬底的 CMOS 工艺中的另一个结，例如 n 阱到 p 衬底，击穿电压通常高于 10 V。这一观察结果促成了后面章节中讨论的 LDMOS 的发明。

2. LDMOS

一种常用的耐高压（HV）晶体管是所谓的 LDMOS，即横向扩散 MOSFET。如果使用特殊的耐高压工艺，LDMOS 可以承受数百伏的电压，并已广泛应用于电力电子领域，例如用于电机驱动的逆变器。然而，耐高压工艺步骤通常涉及长时间的退火，这可能对核心的低电压晶体管性能产生不利影响。因此，传统 LDMOS 难以与标准 CMOS 器件集成。

在我们的 LDMOS 版本中，我们使用 n 阱作为横向扩散漏极。它可能更恰当地被称为轻掺杂漏极 MOS（Ballan & Declercq, 1999）。这种 LDMOS 实现可以在标准 CMOS 工艺中制造，并且无需任何额外的工艺步骤即可提供相对较高的电压（~15 V）能力。此类器件的应用包括高压发生器和用于编程非易失性存储器的开关（Pesavento 等人，2004）、液晶显示器（LCD）驱动器、射频功率放大器、电源管理电路（Moscatelli、Merlini、Croce、Galbiati 和 Contiero，2000）以及雪崩光电二极管（Lee 和 Abshire，2013）。

LDMOS 的一个横截面如图 4.8 所示。该器件可以使用第 3 章的标准 CMOS 工艺制造。栅氧化层可以是核心氧化层或 I/O 栅氧化层。源极和栅极按照传统的 nFET 器件进行布局和制造。漏极具有更复杂结构。它是一个 n 阱，其中漏极接触只是一个 n 阱的引脚。n 阱用作与沟道重叠的漏极扩展区。

图 4.8 标准 CMOS 工艺中 LDMOS 的横截面

该器件只能在漏极侧承受高电压。最大漏极电压受限于 n 阱击穿电压。即使在远高于栅氧化层击穿电压的高漏极电压下，栅氧化层也不会击穿。这是因为大部分高电压降落在 n 阱的耗尽区。这可以从图 4.9（Wang 等人，2005 年）中的仿真曲线中看出。轻掺杂的 N 阱区也降低了电场，并提高了漏极的雪崩击穿电压。

图 4.9 0.25 μm LDMOS 的电气势模拟，V_d 为 14 V (Wang 等人，2005)

该模拟是在具有 STI 的 0.25 μm 工艺中进行的。在此模拟中，源V_s 和栅极V_g 偏置在 0 V，漏极V_d 偏置在 14 V。由 2 V 间隔的等势线可以看出，栅极氧化层下的电压接近零，所有电压降都发生在 n 阱中。nFET 处于 OFF 状态，因此它为漏极偏置提供高阻断电压。如果没有这样的漏极扩展区，漏极-栅极结处的氧化层会在更低的偏置下击穿。

图 4.10 展示了一个示例布局，并列出了 LDMOS 的重要设计规则参数。除了通常的 FET 尺寸（如沟道长度L_c 和宽度W）之外，LDMOS 的设计参数涉及几个影响其功能和可靠性的关键尺寸：(1) L_w 参数是 n 阱与有源区的重叠部分，(2) 聚合物延伸到漏极的 STI（L_o ），(3) 漏极 STI 的宽度（L_dp ）。

图 4.10 一个 n 型 LDMOS 的布局及相关设计规则参数，其中 n 阱作为扩散漏极。默认情况下，p 阱覆盖除 n 阱以外的所有区域

L_w 是 LDMOS 设计中最关键的参数。从图4.8到图4.10可以预见，当L_w 过大，即 n 阱与有源区重叠过大时，高压线可能延伸至沟道区域表面。这会导致在向漏极施加高压时栅氧化层击穿。另一方面，如果L_w 为负值，则无法形成沟道，且沟道不导通，晶体管无法作为开关工作。

图 4.11 展示了这些 LDMOS FET 中常见的漏极、阱极和源极电流。该图显示，漏极和源极电流相等，正如预期的那样，在较小的漏极电压下，传统的 MOSFET 会表现出这种特性。随后，漏极电流迅速增加，大约从 5V 开始。然而，这种增加并没有伴随着源极电流的增加。漏极电流的增加与阱极电流的增加有关。这一观察表明，漏极电流的增加是由于在较高的漏极电压下反向漏电流的增加，这产生了显著的衬底热载流子电流。

图 4.11 LDMOS 的漏极、源极和阱极电流

对L_w 依赖性的更深入研究需要关注 BVdss，即反向偏置漏极结击穿时的电压，此时通过雪崩倍增过程，在源极和漏极之间开始出现显著电流，同时栅极和源极被短路。具有不同 n 阱到扩散有源区的一系列器件的 BVdss 如图4.12所示。15 V 处的击穿是由于 n 阱击穿引起的。

图 4.12 LDMOS 的击穿行为随L_w 参数的变化（Wang 等人，2005），其中A是一个工艺和代工厂相关的参数

早期结果表明L_w 具有非常小的制造窗口。请注意，根据定义，L_w 是一个对准参数，由 n 阱的光刻工艺和有源区掩模决定。因此为了获得功能可靠 LDMOS 器件，掩模对准必须精确控制，精度需小于 0.1 μm。

其他参数，尤其是L_o 和L_dp ，这些参数也会影响场电场分布，对于基于 LOCOS 工艺构建的 LDMOS 非常重要（Griffith 等人，2000）。对于 STI 工艺，观察到对 LDMOS 性能和可靠性的影响很小（王等人，2005）。

3. 提高高压性能

上一节指出了 LDMOS 的两个潜在问题：制造窗口小和高压工作范围小。

如图4.12所示，对于典型的成熟逻辑工艺，如 0.25μm 和 0.18μm 工艺，LDMOS 的工作漏极电压约为 15V。这个上限电压是由 n 阱的结击穿决定的。不幸的是，对于更先进的工艺，这个击穿电压似乎更小，即从 0.18μm 工艺的约 15V 到 65nm 工艺的约 13V。这是由于更先进的工艺中 n 阱掺杂的增加。为了在更高的电压下工作，我们必须找到提高这个击穿电压的方法。

如第2章所述，结击穿与结两侧的掺杂浓度成反比。对 LDMOS 中 n 阱的击穿电压分析表明，最薄弱的点是 n 阱和 p 阱之间的结。这解释了随着 n 阱和 p 阱掺杂浓度的增加，更先进工艺中击穿电压的下降。当更先进的工艺使用具有非均匀掺杂浓度的逆掺杂阱时，这一点尤其成立。结最薄弱的点就是 n 阱和 p 阱浓度最高的地方。

这项分析还指出了提高击穿电压的方法。解决方案在于认识到 n 阱和 p 阱不必接触。回顾第3章中的工艺流程和掩模生成讨论，p 阱通常默认作为 n 阱的补集生成，即所有未被 n 阱掩模定义的区域都被 p 阱注入覆盖。幸运的是，情况不必如此。p 阱注入的浓度远高于 p 衬底的掺杂水平，例如~10¹⁷ 掺杂剂/cm³ 对比 ~10¹⁵ 掺杂剂/cm³ 。因此，解决方案是单独绘制 p 阱，以在 n 阱和 p 阱之间形成原生衬底区域。这将导致 n 阱周围形成“渐变”结，如图4.13所示。引入了一个附加的设计参数 L_sub ，它是 n 阱和 p 阱掩模之间的绘制间距。

图 4.13 分级结 J1，其中 n 阱通过低掺杂 p 衬底的护城河与 p 阱隔开。J2 是常规的 n 阱/p 阱结

确实，如图4.14所示，在 0.18μm 逻辑 CMOS 工艺中，分级结的击穿电压可以从约 15V 提高到高达 40V（刘等人，2011）。该图显示击穿电压取决于 n 阱和 p 阱之间的距离，近似遵循平方律。

图 4.14 不同宽度原生护城河环绕的 n 阱的击穿特性（反向偏置电流测量），（刘，王，& 吴，2011）

根据这一结果，我们可以设计一个能承受更高电压的渐变结。渐变结 LDMOS 的横截面和布局如图4.15所示。

图 4.15 具有被原生沟槽环绕的 n 阱漏极的 LDMOS 横截面

图4.16显示了新型 LDMOS 的漏极电流趋势，其中漏极 n 阱被 原生区域环绕。我们可以看到，这两种类型的 LDMOS 在高达约 15 V 时表现非常相似。在这一点上，传统 LDMOS 的漏极电流上升速度明显更快，表明 n 阱发生了击穿，而渐变结 n 阱即使在超过 20 V 时也没有表现出任何击穿行为。

图 4.16 n 阱被 p 阱包围的 LDMOS 漏极电流示意图，n 阱被 p 衬底护城河包围

渐变结 LDMOS 的测量晶体管特性如图4.17所示。在图中，L_sub=0 的 LDMOS 是旧式 LDMOS，而L_sub=1.2μm 的 LDMOS 是新式渐变结 LDMOS。请注意，旧式 LDMOS 在约 14 V 处出现击穿，而新式 LDMOS 没有出现这种击穿。

图 4.17 LDMOS 不同本征沟道宽度下的漏极特性，从L_sub=0（即传统 LDMOS 的情况）到L_sub=1.2 μm（刘等人，2011）

4. 制造挑战

如第3章所述，现代 MOSFET 是通过许多自对准工艺制造的，其中栅极到源极-漏极的重叠以及栅极和源极-漏极的硅化都是自对准的。这是我们能够将晶体管尺寸缩小到小于 10 nm 的关键，这需要纳米级精度，并且能够在单个芯片上制造数十亿个晶体管并实现高良率。

不幸的是，LDMOS 并不是一种自对准器件，因为漏极与沟道区域的对准是由光刻而非工艺本身定义的。正如第 4.2.2 节中讨论的，关键参数L_w，即 n 阱漏极与沟道之间的重叠，是定义 LDMOS 器件功能的最关键参数。它也显著影响驱动电流。因此，n 阱与沟道掩膜步骤之间的对准是 LDMOS 器件制造中的一个关键工艺问题。

LDMOS 布局和非自对准的另一个后果是发现了方向依赖性。王及其同事，包括其中一位作者（YM），已经表明 LDMOS 的漏极电流强烈依赖于 N 阱到沟道方向的方向（Wang 等人，2005）。此外，对于 0.25 μm N-LDMOS，LDMOS 的热载流子可靠性也取决于布局方向。这表明布局方向可能对I_dsat 的寿命有一些影响。当I_dsat 也是最大值时，器件寿命更长。

观察到的布局方向依赖性可能由以下原因解释：(1)栅氧化层掩模和 N 阱掩模之间的错位；(2)事实上，一些 N 阱注入通常以 7°角度进行（Wolf & Tauber，1990）。因此，不同方向的有效L_w 将与绘制尺寸不同。

LDMOS 的制造能力受布局方向依赖性的影响。对 N-LDMOS 器件的方向缺乏限制会导致设计窗口更小。这需要将精心设计的工艺监控器件作为晶圆验收和晶圆分选测试的一部分。器件的示例可能包括具有不同方向、不同L_w 以及其他器件参数的 LDMOS 器件。批次间、晶圆间、芯片间以及芯片内的变化都应该被监控。

图 4.18 展示了在 0.25μm 工艺节点下，约 1000 片晶圆在工艺控制监控结构中生产型 LDMOS 的I_dsat 变化情况（王 & 马，2008）。可以看到I_dsat 高达 50%的大幅变化。这表明 LDMOS 不适合用于精密电路。然而，LDMOS 已在许多应用中得到商业化验证，这些应用中并不需要精确的驱动电流。例如，我们将在第 8 章和第 10 章中展示，LDMOS 已被用于嵌入式非易失性存储器的高压开关电路。

图 4.18 0.25μm 工艺节点下，1000 片晶圆生产型 PCM 内 LDMOS 的I_dsat （王 & 马，2008）

图 4.8 所示的长方形布局具有尖锐的角，这可能导致边缘击穿，从而降低器件性能和/或可制造性。为了消除边缘效应，采用了圆形结构，如图 4.19（Lee & Abshire, 2013）所示。

图 4.19 圆形布局用于提高 LDMOS 的击穿电压

最后，由于所有逻辑工艺中 n 阱的最小尺寸通常较大，LDMOS 通常更大，尺寸是 n 阱的几倍。从图 4.12 的布局可以看出，由于 n 阱周围的体材料和相关设计规则的存在，缓变结 LDMOS 的尺寸更大。

由于 LDMOS 比专门工艺制造的高压晶体管占用更大的面积，在逻辑过程中，LDMOS 只有在设计中只需要少量此类器件时才可能具有经济性。如果电路中需要大量高压晶体管，通常使用专门的高压工艺更经济。需要根据具体情况评估哪种方法最合适。一个经验法则是，如果高压器件仅被一小部分电路在一小部分时间内使用，那么这里介绍的 LDMOS 方法可能是合适的。